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    一種遮罩柵電晶體裝置包括形成在第一層次上的半導體襯底中的一個或多個遮罩電極，以及形成在第二層次上的半導體襯底中的一個或多個柵極電極，第二層次與第一層次不同。一個或多個柵極電極的一個或多個部分與一個或多個遮罩電極的一個或多個部分重疊。至少一部分柵極電極的方向不平行於一個或多個遮罩電極。遮罩電極與半導體襯底電絕緣，一個或多個柵極電極與襯底以及遮罩電極電絕緣。
    公开号:TW201320348A
    申请号:TW101139753
    申请日:2012-10-26
    公开日:2013-05-16
    发明作者:Sik K Lui；Anup Bhalla；Daniel Ng
    申请人:Alpha & Omega Semiconductor；
    IPC主号:H01L29-00
    专利说明:
    二維遮罩柵電晶體裝置及其製備方法
    本發明主要涉及電晶體，更確切地說是設計遮罩柵電晶體裝置及其製備方法。
    由於遮罩柵電晶體具有許多優良的特性，因此比傳統的電晶體（例如傳統的溝槽MOSFET（金屬氧化物半導體場效應電晶體）更加利於應用。遮罩柵溝槽電晶體（SGT）具有很低的柵漏電容Cgd，很低的導通電阻RDSon，以及很高的電晶體擊穿電壓。對於傳統的溝槽MOSFET而言，通道中放置多個溝槽，在降低導通電阻的同時，也增大了整體的柵漏電容。引入遮罩柵溝槽MOSFET，通過將柵極與漂流區中的電場遮罩起來，改進該問題，從而大幅降低了柵漏電容。遮罩柵溝槽MOSFET結構在漂流區中具有較高的雜質載流子濃度，還為裝置的擊穿電壓提供了額外的益處，從而降低了導通電阻。當前有一些文獻中提出了遮罩柵溝槽MOSFET裝置，例如Baliga在美國專利5,998,833中所述。遮罩柵溝槽MOSFET改良的性能特點特別適用於功率切換裝置，例如開關轉換器，通常稱為同步降壓轉換器（一種直流-直流轉換器，其中輸出電壓低於輸入電壓）。遮罩柵溝槽MOSFET尤其適用於同步降壓轉換器中的高端開關。然而，對於作為同步整流器的低端開關，體二極體反向恢復時過量的電荷會增大功率耗散，降低轉換器效率。帶有遮罩柵的SGT在電源電勢處具有低RDSon。在柵極電極下方的遮罩電極降低了柵漏電容。在傳統的SGT設計中，遮罩電極和柵極電極形成在自對準工藝中，自對準工藝利用單獨的掩膜，製備一組溝槽，用於柵極電極和遮罩電極。然而，遮罩電極和柵極電極的結構要求不同。例如，由於遮罩電極處於電源電勢，因此遮罩電極必須與形成溝槽的半導體層絕緣。通常在外延層和遮罩電極之間使用厚氧化物，抵禦擊穿。在鄰近的遮罩電極之間還有一個臺面結構。當成比例地縮小裝置時，臺面結構會靠的很近，無法為厚氧化物留出足夠空間，從而出現問題。正是在這一前提下，提出了本發明的各種實施例。
    本發明提供一種遮罩柵電晶體裝置，包括：一個半導體襯底；一個或多個遮罩電極，形成在半導體襯底中的第一層次上，其中所述的一個或多個遮罩電極與半導體襯底電絕緣；一個或多個柵極電極，形成在半導體襯底中的第二層次上，所述的第二層次與所述的第一層次不同，其中所述的一個或多個柵極電極與所述的半導體襯底和所述的一個或多個遮罩電極電絕緣，其中至少一部分所述的一個或多個柵極電極的方向不平行於所述的一個或多個遮罩電極，其中所述的一個或多個柵極電極的一個或多個部分與一個或多個遮罩溝槽的一個或多個部分重疊。上述遮罩柵電晶體裝置，第二層次在一個或多個遮罩電極和半導體襯底的表面之間。上述的遮罩柵電晶體裝置，一個或多個遮罩電極的寬度與一個或多個柵極電極的寬度不同。上述的遮罩柵電晶體裝置，一個或多個遮罩電極的間距與一個或多個柵極電極的間距不同。上述的遮罩柵電晶體裝置，一個或多個柵極電極的間距小於2.5微米。上述的遮罩柵電晶體裝置，一個或多個柵極電極的間距小於1微米。上述的遮罩柵電晶體裝置，至少一部分一個或多個柵極電極的方向垂直於一個或多個遮罩電極。上述的遮罩柵電晶體裝置，至少一部分一個或多個柵極電極的方向不垂直於一個或多個遮罩電極。上述的遮罩柵電晶體裝置，一個或多個柵極電極包括一個或多個封閉式晶胞電極。上述的遮罩柵電晶體裝置，一個或多個封閉式晶胞電極包括一個或多個蜂窩狀封閉式晶胞結構。上述遮罩柵電晶體裝置，半導體襯底包括第一導電類型的漏極區，半導體襯底還包括在一個或多個柵極電極附近的本體區，其中本體區的第二導電類型與第一導電類型相反。上述遮罩柵電晶體裝置，半導體襯底包括在一個或多個柵極電極附近的源極區，其中第一導電類型的源極區的摻雜濃度大於漏極區，其中本體區設置在源極區和漏極區之間。上述的遮罩柵電晶體裝置，第一導電類型為N-型，第二導電類型為P-型。此外，本發明還提供一種用於製備遮罩柵電晶體裝置的方法，該方法包括：a）在半導體襯底中的第一層次上製備一個或多個遮罩電極，其中一個或多個遮罩電極與半導體襯底電絕緣；b）在半導體襯底中的第二層次上，而非第一層次上，製備一個或多個柵極電極，其中一個或多個柵極電極與半導體襯底和一個或多個遮罩電極電絕緣，其中至少一部分一個或多個柵極電極的方向不平行於一個或多個遮罩電極，其中一個或多個柵極電極的一個或多個部分與一個或多個遮罩溝槽的一個或多個部分重疊。上述的方法，製備一個或多個柵極電極包括在半導體襯底中製備一個或多個柵極溝槽，在一個或多個柵極溝槽中製備一個或多個柵極電極，其中柵極電極與半導體襯底以及一個或多個遮罩電極電絕緣，其中一個或多個柵極溝槽的一個或多個部分的方向不平行於一個或多個遮罩電極，其中一個或多個柵極電極的一個或多個部分與一個或多個遮罩電極重疊。上述的方法，一個或多個柵極電極形成在一個或多個遮罩電極和半導體襯底的表面之間的層次上。上述的方法，製備一個或多個遮罩電極包括在半導體襯底中製備一個或多個遮罩溝槽；並且在一個或多個遮罩溝槽中製備一個或多個遮罩電極，一個或多個遮罩電極與半導體襯底以及一個或多個柵極電極電絕緣。上述的方法，製備一個或多個柵極電極包括在半導體襯底中一個或多個遮罩電極和半導體襯底的表面之間的層次上製備一個或多個柵極溝槽，並且在一個或多個柵極溝槽中製備一個或多個柵極電極，與半導體襯底以及一個或多個遮罩電極電絕緣，其中一個或多個柵極溝槽的方向不平行於一個或多個遮罩溝槽，其中一個或多個柵極溝槽的一個或多個部分與一個或多個遮罩溝槽重疊。上述的方法，一個或多個遮罩溝槽的間距與一個或多個柵極溝槽的間距不同。上述的方法，製備一個或多個柵極溝槽包括製備至少一部分一個或多個柵極溝槽，其方向垂直於一個或多個遮罩溝槽。上述的方法，製備一個或多個柵極溝槽包括製備至少一部分一個或多個柵極溝槽，其方向不垂直於一個或多個遮罩溝槽。上述的方法，製備一個或多個柵極溝槽包括製備一個或多個封閉式晶胞溝槽。上述的方法，一個或多個封閉式晶胞溝槽包括一個或多個蜂窩狀封閉式晶胞結構。上述的方法，半導體襯底包括一個第一導電類型的漏極區，該方法還包括在這種一個或多個柵極電極附近的半導體襯底中製備一個本體區，其中本體區為與第一導電類型相反的第二導電類型。上述的方法，還包括在一個或多個柵極電極附近的半導體襯底中，製備一個源極區，其中第一導電類型的源極區的摻雜濃度高於漏極區，本體區設置在源極區和漏極區之間。上述的方法，製備一個或多個遮罩溝槽包括利用具有第一溝槽圖案的第一掩膜，刻蝕半導體襯底，其中製備一個或多個柵極溝槽包括利用具有第二溝槽圖案的第二掩膜，第二溝槽圖案與第一溝槽圖案不同。
    以下詳細說明並參照附圖，用於解釋說明本發明的典型實施例。在這種情況下，參照圖中所示的方向，使用方向術語，例如“頂部”、“底部”、“正面”、“背面”、“前面”、“後面”等。由於本發明的實施例可以置於不同的方向上，因此所述的方向術語用於解釋說明，並不作為侷限。應明確也可以適用其他實施例，結構或邏輯上的調整不能偏離本發明的範圍。因此，以下詳細說明並不作為侷限，本發明的範圍應由所附的申請專利範圍限定。引言，第1圖表示一種典型的原有技術的遮罩柵電晶體裝置（Shielded gate transistor device）100。裝置100通常形成在半導體襯底101上，摻雜半導體襯底101的底部，作為漏極。本體區102的摻雜類型與漏極相反，本體區102形成在襯底101的表面附近。源極區104形成在襯底表面上或表面附近的本體區102中。源極區104的摻雜類型與本體區102相反，但具有比漏極區更重的摻雜濃度。源極區104電連接到源極金屬103上，例如通過勢壘金屬105和導電插頭107。溝槽106穿過本體區102，形成在襯底中。溝槽106內襯絕緣材料108（例如氧化物）。遮罩電極（Shielded electrode）110形成在每個溝槽106的底部。柵極電極112形成在頂部。通過溝槽106中的絕緣材料108，柵極電極112與遮罩電極110以及半導體襯底101電絕緣。另一個絕緣材料114使柵極電極112與源極金屬103電絕緣。原有技術的遮罩柵電晶體經常在同一溝槽中製備遮罩電極110和柵極電極112。這樣只在自對準工藝中遮罩電極和柵極電極的製備時使用一組溝槽（因此只有一個掩膜），從而簡化了製備工藝。減少掩膜的數量可以大幅降低製備成本。當在“開啟”狀態時，必須降低裝置100的源漏電阻。可以通過減小晶胞間距pc，來降低該電阻（也可以表示為RDSon）。然而，由於遮罩電極110和柵極電極112的絕緣要求不同，隨著晶胞間距的縮小，會出現許多問題。確切地說，柵極電極112通過溝槽106側壁上比較薄的氧化物絕緣。與之相比，由於遮罩電極110處於電源電勢，並且周圍的襯底101處於漏極電勢，因此遮罩電極110通常需要較厚的氧化物絕緣。對於指定的裝置來說，源漏電壓差是固定的。絕緣材料108必須非常厚，足以抵禦擊穿，擊穿取決於絕緣材料108中的電場強度。電場強度與電壓成正比，與絕緣物厚度成反比。發生擊穿的電場通常具有絕緣材料的屬性。當晶胞間距減小時，絕緣物必須保持一定的厚度。這包括減小遮罩電極110的寬度。當晶胞間距低於某個值時，遮罩電極就會變得過於薄，而無法製備。不幸的是，如果使用相同的溝槽製備遮罩電極和柵極電極，那麼溝槽106的間距將決定晶胞間距。該問題可以用第2圖表示，第2圖形象地表示出了RDSon作為晶胞間距函數的趨勢。由於晶胞結構與遮罩電極無關，點劃線表示RDSon的效果與間距之間的關係。虛線表示遮罩電極對RDSon造成的影響。實線表示晶胞結構和遮罩電極的共同影響。要注意的是，晶胞結構本身有一個最佳尺寸popt c，遮罩有一個不同的最佳尺寸popt s。由於遮罩間距與晶胞的間距相同，因此裝置100的設計並不能完全滿足晶胞間距和遮罩間距。問題的解決方案，本發明的實施例通過退耦合遮罩電極和柵極電極結構，解決上述問題。確切地說，遮罩電極和柵極電極以非平行和重疊的方式，形成在不同的層次上，這裏所言的遮罩電極、柵極電極形成在不同的層次上含有它們分別形成在襯底中的不同深度的層次上之意。這種結構使得遮罩電極的間距與晶胞間距無關。例如，不是在同一溝槽中製備遮罩電極和柵極電極，而是遮罩電極形成在較低層次上的第一組溝槽（例如較深的第一組溝槽）中，柵極電極形成在較高層次上的第二組溝槽（例如較之第一組溝槽而相對較淺的第二組溝槽）中，第二組溝槽與第一組溝槽重疊，但至少有一部分不與第一組平行。還可選擇，例如對於底部源極功率裝置來說，依據本發明的實施例，遮罩柵電晶體裝置的柵極電極位於襯底的底部附近，遮罩電極位於襯底頂部附近。雖然這項技術使用單獨的掩膜製備遮罩電極和柵極電極，但是不需要相應地測量遮罩電極的間距，就可以確定晶胞間距的尺寸。此外，由於柵極電極從遮罩退耦而來，因此柵極電極可以是封閉式晶胞的形成。實施例，第3A-3G圖表示依據本發明的一個實施例，遮罩柵電晶體裝置300的一部分。裝置300形成在半導體襯底301上，襯底301可以由適當摻雜的矽製成。摻雜襯底301的底部，提供所需的第一導電類型（例如N-型或P-型）。襯底301的底部可以作為裝置300的漏極。與裝置100類似，本體部分302和源極區304可以形成在襯底301的上部。對本體部分302進行摻雜，為本體部分302提供與襯底301的底部的第一導電類型相反的第二導電類型。用第一導電類型的摻雜物摻雜源極區304，但第一導電類型的源極區304的摻雜物濃度高於襯底301的底部。作為示例，但不作為侷限，襯底301的底部可以摻雜N-型摻雜物，本體區302可以摻雜P-型摻雜物，源極區304可以用N-型摻雜物重摻雜。一個或多個遮罩電極310形成在第一層次上的半導體襯底301中。遮罩電極310與半導體襯底301電絕緣，例如通過絕緣材料308（如氧化物或氮化物），覆蓋一組遮罩溝槽306的側壁，其中遮罩電極310就形成在遮罩溝槽306中。一個或多個柵極電極312形成在第二層次上的半導體襯底301中，在遮罩電極和襯底的表面之間。柵極電極312與半導體襯底301電絕緣，並且與一個或多個遮罩電極310電絕緣。作為示例，但不作為侷限，如第3D圖所示，柵極電極312可以形成在柵極溝槽307中。柵極溝槽307的側壁內襯絕緣材料，例如氧化物或氮化物。內襯於柵極溝槽307的側壁的絕緣材料可以與覆蓋遮罩溝槽306側壁的絕緣材料308所用的材料相同。至少一部分柵極電極312的方向不與遮罩電極310相同，柵極電極的一個或多個部分與遮罩電極的一個或多個部分重疊。作為示例，但不作為侷限，如第3A-3C圖所示，遮罩電極310的方向與柵極電極312垂直。為了清楚地展現柵極電極和遮罩電極的結構，在第3B圖中除去了絕緣材料308，以揭示電極的結構。裝置300除了一部分遮罩電極310和柵極電極312相互重疊，但不相互平行之外，其他都與第1圖所示的裝置100的結構類似，在第3A-3G圖所示的示例中，遮罩電極310和柵極電極312的方向相互垂直。然而，在可選實施例中，遮罩電極和柵極電極只要不平行即可，並不一定相互垂直。裝置300的結構使遮罩電極的間距ps與晶胞間距（或稱單元間距）pc不同，晶胞間距pc即為柵極電極的間距。此外，優化遮罩電極的寬度可以與柵極溝槽307的寬度或柵極電極312的寬度無關。裝置300的設計可以單獨減小晶胞間距和遮罩間距。這在晶胞間距小於2.5微米的高壓裝置中，以及在晶胞間距小於1微米的低壓裝置中格外有用。本發明的實施例尤其適用於晶胞間距在0.5微米至1.0微米之間範圍內的晶胞間距。在封閉式晶胞遮罩柵電晶體裝置中，本發明的實施例也允許晶胞間距的尺寸和遮罩電極間距的尺寸無關。作為示例，如第4圖所示，可以通過柵極電極412製備一系列封閉式晶胞（或稱封閉式單元），柵極電極具有垂直於遮罩電極410的部分，遮罩電極410形成在半導體襯底的較低層次上。柵極電極412也包括平行於遮罩電極410的部分。柵極電極的垂直和平行部分構成矩形的封閉式晶胞。同裝置300一樣，遮罩電極可以形成在遮罩溝槽406中，柵極電極可以形成在適當配置的柵極溝槽407中。柵極電極和遮罩電極可以與半導體襯底絕緣，並且相互絕緣，例如通過絕緣材料（例如氧化物）。雖然在第4圖所示的示例中，遮罩電極410形成在作為平行溝槽的遮罩溝槽406中，平行溝槽的遮罩溝槽406的方向與部分柵極溝槽407垂直，但是在本發明的其他實施例中，遮罩溝槽和部分柵極溝槽並不垂直。此外，依據其他可選實施例，封閉式晶胞結構的形狀可以是非矩形。例如，如第5圖所示，遮罩柵電晶體裝置500具有柵極電極512，以蜂窩形狀構成六角形封閉式晶胞，重疊下面的遮罩電極510的圖案。本發明的實施例包括製備上述類型的遮罩柵電晶體裝置的方法。作為示例，但不作為侷限，類似於第3A-3G圖所示裝置300的遮罩柵電晶體裝置可以依照第6A-6P圖所示方法製備，表示不同步驟和與第3C圖所示的剖面有關的不同剖面的製備情況。如第6A圖所示，製備工藝從在襯底301上製備絕緣物的初始層（例如氧化物331）開始。光致抗蝕劑332可以形成在氧化物331上，然後經光刻工藝的曝光顯影。如第6B圖所示，通過形成在光致抗蝕劑332中的開口（未標注），刻蝕氧化物331並形成其中的開口333。除去作為溝槽掩膜的光致抗蝕劑332，然後通過氧化物331中的開口333，在半導體襯底301中實施刻蝕形成遮罩溝槽306，如第6C圖所示。如第6D圖所示，在襯底301的裸露部分上製備襯裏絕緣物308（例如另一種氧化物），包括遮罩溝槽306的側壁和底部。然後製備導電材料309（例如多晶矽），覆蓋襯裏絕緣物308，並填充溝槽306的剩餘部分，如第6E圖所示。回刻導電材料309，如第6F圖所示，保留在遮罩溝槽306底部構成遮罩電極310的那一部分。然後，通過氧化物沉積，利用絕緣物308-1（例如氧化物）填滿遮罩溝槽306未被襯裏絕緣物308和柵極電極310佔據的剩餘部分，隨後進行平整化，例如採用化學機械研磨，除去襯底301頂面上方的絕緣物308-1，如第6G圖所示。沉積或以其他方式製備一個額外的絕緣物308’（例如另一種氧化物），覆蓋半導體襯底301的表面，如第6H圖所示。然後，用光致抗蝕劑334覆蓋襯底301表面上的額外的絕緣物308’，光致抗蝕劑334經曝光顯影後，形成開口335的圖案。抗蝕劑334的圖案與光致抗蝕劑332不同，例如使用與製備遮罩溝槽306的溝槽圖案不同的掩膜。如第6I圖所示，通過開口335，刻蝕部分額外的絕緣物308’以及絕緣物308-1，以製備部分柵極溝槽307。刻蝕工藝可以刻蝕額外的絕緣物308’以及絕緣物308-1，但不是襯底301。在後續的刻蝕過程中，通過光致抗蝕劑334中的開口335和前述刻蝕步驟中在額外的絕緣物308’中形成的開口（未標注），刻蝕襯底301，以構成柵極溝槽307的剩餘部分，如第6J圖所示。除去光致抗蝕劑334和額外的絕緣物308’之後，進行犧牲氧化以及氧化物刻蝕，然後在柵極溝槽307的側壁和底部製備柵極絕緣物308”（例如一種柵極氧化物），同時所製備的另一部分柵極絕緣物308”還覆蓋柵極溝槽307之間的襯底301的表面部分，如第6K圖所示。在襯底301上方，沉積或以其他方式製備導電材料311，例如多晶矽，覆蓋襯底表面並填充柵極溝槽307。然後，回刻導電材料311，保留僅僅在柵極溝槽307中的那一部分，作為柵極電極312，如第6M圖所示。絕緣物308在遮罩電極310和襯底310之間提供電絕緣，絕緣物308-1在柵極電極312和遮罩電極310之間提供電絕緣，柵極絕緣物308”在柵極電極312和襯底301之間提供電絕緣，如第6N圖所示，在襯底301的表面中通過柵極電極312附近的柵極絕緣物308”，植入合適的摻雜離子，以製備本體區302。源極區304形成在柵極電極312附近，例如通過在襯底301的表面內植入合適的摻雜離子，如第6O圖所示。沉積或以其他方式製備一個最終的絕緣物308’’’，使柵極電極312電絕緣。作為示例，但不作為侷限，最終的絕緣物308’’’可以是低溫氧化物或含有硼酸的矽玻璃（BPSG）。本發明的實施例可以在減小遮罩柵電晶體裝置的晶胞間距時，單獨優化晶胞間距和遮罩電極間距。通過獨立的優化晶胞間距和遮罩間距，無需犧牲裝置性能（例如輸出電容增大）就能降低RDSon。儘管本發明關於某些較佳的版本已經做了詳細的敍述，但是仍可能存在其他版本。因此，本發明的範圍不應由上述說明決定，與之相反，本發明的範圍應參照所附的申請專利範圍及其全部等效內容。任何可選件（無論首選與否），都可與其他任何可選件（無論首選與否）組合。在以下權利要求中，除非特別聲明，否則不定冠詞“一個”或“一種”都指下文內容中的一個或多個專案的數量。除非用“意思是”明確指出限定功能，否則所附的申請專利範圍並不應認為是意義和功能的侷限。任何沒有用“意思是”明確指出限定功能的專案，不應認為是35 USC § 112, ¶ 6中所述條款的“意思”或“步驟”。
    100，300，500．．．遮罩柵電晶體裝置
    101，301．．．襯底
    102，302．．．本體區
    103．．．源極金屬
    104，304．．．源極區
    105．．．勢壘金屬
    106．．．溝槽
    107．．．導電插頭
    108，114，308，308’，308-1，308’’’．．．絕緣材料/絕緣物
    110，310，410，510．．．遮罩電極
    112，312，412，512．．．柵極電極
    306，406．．．遮罩溝槽
    307，407．．．柵極溝槽
    308”．．．柵極絕緣物
    309，311．．．導電材料
    331．．．刻蝕氧化物
    332，334．．．光致抗蝕劑
    333，335．．．開口
    pc．．．晶胞間距/單元間距
    ps．．．間距
    popt c，popt s．．．最佳尺寸
    RDSon．．．源漏電阻
    閱讀以下詳細說明並參照以下附圖之後，本發明的特徵和優勢將顯而易見：第1圖表示一種原有技術的遮罩柵電晶體的剖面示意圖。第2圖表示RDSon與柵極電極和遮罩電極間距的變化關係圖。第3A圖表示依據本發明的一個實施例，一種遮罩柵電晶體的三維圖。第3B圖表示第3A圖所示裝置中除去一部分氧化物的另一個三維圖。第3C圖表示第3A圖和第3B圖所示的遮罩柵電晶體的俯視示意圖。第3D圖表示第3A圖沿線A-A的剖面示意圖。第3E圖表示第3A圖沿線B-B的剖面示意圖。第3F圖表示第3A圖沿線C-C的剖面示意圖。第3G圖表示第3A圖沿線D-D的剖面示意圖。第4圖表示依據本發明的一個可選實施例，具有封閉晶胞結構的遮罩柵電晶體的俯視示意圖。第5圖表示依據本發明的另一個可選實施例，具有不同的封閉晶胞結構的遮罩柵電晶體的俯視示意圖。第6A-6P圖表示第3A-3G圖所示裝置的製備方法的一系列剖面示意圖。
    300．．．遮罩柵電晶體裝置
    301．．．襯底
    302．．．本體區
    304．．．源極區
    306．．．遮罩溝槽
    307．．．柵極溝槽
    308．．．絕緣材料/絕緣物
    310．．．遮罩電極
    312．．．柵極電極
    权利要求:
    Claims (26)
    [1] 一種遮罩柵電晶體裝置，其特徵在於，包括：一個半導體襯底；一個或多個遮罩電極，形成在半導體襯底中的第一層次上，其中所述的一個或多個遮罩電極與半導體襯底電絕緣；一個或多個柵極電極，形成在半導體襯底中的第二層次上，所述的第二層次與所述的第一層次不同，其中所述的一個或多個柵極電極與所述的半導體襯底和所述的一個或多個遮罩電極電絕緣，其中至少一部分所述的一個或多個柵極電極的方向不平行於所述的一個或多個遮罩電極，其中所述的一個或多個柵極電極的一個或多個部分與一個或多個遮罩溝槽的一個或多個部分重疊。
    [2] 如申請專利範圍第1項所述的遮罩柵電晶體裝置，其特徵在於，所述的第二層次在一個或多個遮罩電極和半導體襯底的表面之間。
    [3] 如申請專利範圍第1項所述的遮罩柵電晶體裝置，其特徵在於，一個或多個遮罩電極的寬度與一個或多個柵極電極的寬度不同。
    [4] 如申請專利範圍第1或3項所述的遮罩柵電晶體裝置，其特徵在於，一個或多個遮罩電極的間距與一個或多個柵極電極的間距不同。
    [5] 如申請專利範圍第1項所述的遮罩柵電晶體裝置，其特徵在於，一個或多個柵極電極的間距小於2.5微米。
    [6] 如申請專利範圍第1項所述的遮罩柵電晶體裝置，其特徵在於，一個或多個柵極電極的間距小於1微米。
    [7] 如申請專利範圍第1項所述的遮罩柵電晶體裝置，其特徵在於，至少一部分一個或多個柵極電極的方向垂直於一個或多個遮罩電極。
    [8] 如申請專利範圍第1項所述的遮罩柵電晶體裝置，其特徵在於，至少一部分一個或多個柵極電極的方向不垂直於一個或多個遮罩電極。
    [9] 如申請專利範圍第1項所述的遮罩柵電晶體裝置，其特徵在於，一個或多個柵極電極包括一個或多個封閉式晶胞電極。
    [10] 如申請專利範圍第9項所述的遮罩柵電晶體裝置，其特徵在於，一個或多個封閉式晶胞電極包括一個或多個蜂窩狀封閉式晶胞結構。
    [11] 如申請專利範圍第1項所述的遮罩柵電晶體裝置，其特徵在於，半導體襯底包括第一導電類型的漏極區，半導體襯底還包括在一個或多個柵極電極附近的本體區，其中本體區的第二導電類型與第一導電類型相反。
    [12] 如申請專利範圍第11項所述的遮罩柵電晶體裝置，其特徵在於，半導體襯底包括在一個或多個柵極電極附近的源極區，其中第一導電類型的源極區的摻雜濃度大於漏極區，其中本體區設置在源極區和漏極區之間。
    [13] 如申請專利範圍第12項所述的遮罩柵電晶體裝置，其特徵在於，第一導電類型為N-型，第二導電類型為P-型。
    [14] 一種用於製備遮罩柵電晶體裝置的方法，其特徵在於，該方法包括：a）在半導體襯底中的第一層次上製備一個或多個遮罩電極，其中一個或多個遮罩電極與半導體襯底電絕緣；b）在半導體襯底中的第二層次上，而非第一層次上，製備一個或多個柵極電極，其中一個或多個柵極電極與半導體襯底和一個或多個遮罩電極電絕緣，其中至少一部分一個或多個柵極電極的方向不平行於一個或多個遮罩電極，其中一個或多個柵極電極的一個或多個部分與一個或多個遮罩溝槽的一個或多個部分重疊。
    [15] 如申請專利範圍第14項所述的方法，其特徵在於，製備一個或多個柵極電極包括在半導體襯底中製備一個或多個柵極溝槽，在一個或多個柵極溝槽中製備一個或多個柵極電極，其中柵極電極與半導體襯底以及一個或多個遮罩電極電絕緣，其中一個或多個柵極溝槽的一個或多個部分的方向不平行於一個或多個遮罩電極，其中一個或多個柵極電極的一個或多個部分與一個或多個遮罩電極重疊。
    [16] 如申請專利範圍第14項所述的方法，其特徵在於，一個或多個柵極電極形成在一個或多個遮罩電極和半導體襯底的表面之間的層次上。
    [17] 如申請專利範圍第14項所述的方法，其特徵在於，製備一個或多個遮罩電極包括在半導體襯底中製備一個或多個遮罩溝槽；並且在一個或多個遮罩溝槽中製備一個或多個遮罩電極，一個或多個遮罩電極與半導體襯底以及一個或多個柵極電極電絕緣。
    [18] 如申請專利範圍第17項所述的方法，其特徵在於，製備一個或多個柵極電極包括在半導體襯底中一個或多個遮罩電極和半導體襯底的表面之間的層次上製備一個或多個柵極溝槽，並且在一個或多個柵極溝槽中製備一個或多個柵極電極，與半導體襯底以及一個或多個遮罩電極電絕緣，其中一個或多個柵極溝槽的方向不平行於一個或多個遮罩溝槽，其中一個或多個柵極溝槽的一個或多個部分與一個或多個遮罩溝槽重疊。
    [19] 如申請專利範圍第18項所述的方法，其特徵在於，一個或多個遮罩溝槽的間距與一個或多個柵極溝槽的間距不同。
    [20] 如申請專利範圍第18項所述的方法，其特徵在於，製備一個或多個柵極溝槽包括製備至少一部分一個或多個柵極溝槽，其方向垂直於一個或多個遮罩溝槽。
    [21] 如申請專利範圍第18項所述的方法，其特徵在於，製備一個或多個柵極溝槽包括製備至少一部分一個或多個柵極溝槽，其方向不垂直於一個或多個遮罩溝槽。
    [22] 如申請專利範圍第18項所述的方法，其特徵在於，製備一個或多個柵極溝槽包括製備一個或多個封閉式晶胞溝槽。
    [23] 如申請專利範圍第22項所述的方法，其特徵在於，一個或多個封閉式晶胞溝槽包括一個或多個蜂窩狀封閉式晶胞結構。
    [24] 如申請專利範圍第14項所述的方法，其特徵在於，半導體襯底包括一個第一導電類型的漏極區，該方法還包括在這種一個或多個柵極電極附近的半導體襯底中製備一個本體區，其中本體區為與第一導電類型相反的第二導電類型。
    [25] 如申請專利範圍第24項所述的方法，其特徵在於，還包括在一個或多個柵極電極附近的半導體襯底中，製備一個源極區，其中第一導電類型的源極區的摻雜濃度高於漏極區，其中本體區設置在源極區和漏極區之間。
    [26] 如申請專利範圍第14項所述的方法，其特徵在於，製備一個或多個遮罩溝槽包括利用具有第一溝槽圖案的第一掩膜，刻蝕半導體襯底，其中製備一個或多個柵極溝槽包括利用具有第二溝槽圖案的第二掩膜，第二溝槽圖案與第一溝槽圖案不同。
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    CN103094321B|2015-06-24|
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